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A bandwidth reservation mechanism for axi-based hardware accelerators on FPGAs 1-gen-2019 Pagani, M.; Rossi, E.; Biondi, A.; Marinoni, M.; Lipari, G.; Buttazzo, G.
Bounding the Data-Delivery Latency of DDS Messages in Real-Time Applications 1-gen-2023 Sciangula, G.; Casini, D.; Biondi, A.; Scordino, C.; Di Natale, M.
Demystifying the real-time linux scheduling latency 1-gen-2020 de Oliveira, D. B.; Casini, D.; de Oliveira, R. S.; Cucinotta, T.
DMAC: Deadline-miss-aware control 1-gen-2019 Pazzaglia, P.; Mandrioli, C.; Maggio, M.; Cervin, A.
Modeling and analysis of bus contention for hardware accelerators in FPGA SoCs 1-gen-2020 Restuccia, F.; Pagani, M.; Biondi, A.; Marinoni, M.; Buttazzo, G.
Optimizing Per-Core Priorities to Minimize End-To-End Latencies 1-gen-2024 Paladino, Francesco; Biondi, Alessandro; Bini, Enrico; Pazzaglia, Paolo
Response-Time Analysis for Self-Suspending Tasks Under EDF Scheduling 1-gen-2022 Aromolo, F.; Biondi, A.; Nelissen, G.
Response-time analysis of ROS 2 processing chains under reservation-based scheduling 1-gen-2019 Casini, D.; Blass, T.; Lutkebohle, I.; Brandenburg, B. B.
Semi-Partitioned Scheduling of Dynamic Real-Time Workload: A Practical Approach Based on Analysis-Driven Load Balancing 1-gen-2017 Casini, Daniel; Biondi, Alessandro; Buttazzo, Giorgio Carlo
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